지난번 글에 이어서 이번 글에서는 SAR ADC Noise Budget 구할 때 가장 어려운 부분인 비교기의 Input Referred Noise 에 대하여 살펴보겠습니다. 이전 글을 읽어보시지 않으셨다면 아래 링크로 가서 먼저 이전 글을 읽어보시기 바랍니다.

[고급] SAR ADC Noise Budget I

  1. Quantization Noise (Error)
  2. DNL (Differential Non-Linearity)
  3. CDAC Thermal Noise
  4. Comparator Input Referred Noise
  5. Comparator Input Referred Offset
  6. Sampling Clock Jitter
  7. THD (Total Harmonic Distortion) by Dynamic Non-Linearity and Gain error

4. Comparator Input Referred Noise

비교기의 Input Referred Noise는 비교기의 입력단에서 바라보는 Noise 입니다. 비교기의 출력단이 아닌 입력단에서 바라보는 Noise를 생각하는 이유는 뭘까요? 그 이유는 비교기 입력단이 SAR ADC 의 최종 아날로그 신호값이 결정되는 지점이기 때문입니다. TAH (Track And Hold) 를 거쳐서 들어온 입력 아날로그 신호는 CDAC 를 통과하여 비교기 입력단에 도착을 하는데, 그 아날로그 신호값은  CDAC 에 의해 재조정 되고 회로상의 여러가지 Noise 가 합쳐져 있습니다. 그리고 여기에 비교기의 Noise 도 합치고 싶은거죠. 그런데 만일, 비교기의 출력단에서 바라보는 Noise를 구한다면 비교기 입력단에 있는 아날로그 신호와 합칠 수가 없습니다. 따라서, 출력단에서 바라보는 Noise 를 비교기의 입력단에서 바라보는 Noise로 바꿔줘야 합니다. 비교기의 Input Referred Noise를 구하는 방법은 비교기의 구조에 따라 좀 다릅니다. 대부분의 책 혹은 웹사이트에서 Input Referred Noise 구하는 방법을 찾아보면 아래 식과 같이 Output Referred Noise 를 비교기의 Gain (이득) 으로 나누면 구할 수 있다고 나와 있습니다.

Input Referred Noise = Output Referred Noise / Comparator Gain

틀린 말은 아니죠. 이 식은 Clock 를 사용하지 않는 증폭기 구조의 비교기에서 사용할 수 있습니다. 그런데 현실적인 문제는, SAR ADC 에 사용하는 대부분의 High-Speed Low-Power 비교기가 Clock 에 의해 동작하는 Dynamic Latch 구조의 비교기라는 거죠. 가장 대표적인 형태가 Strong ARM Latch같은 놈 입니다. Dynamic Latch 구조의 비교기는 Clock 이 Trigger 될 때만 동작을 하기 때문에 Gain을 구하기가 어려워서 위의 식을 사용하여 Input Referred Noise를 구할 수 없습니다.

그러면 어떻게 구할까요?  개념적으로 간단하게 설명하겠습니다. 비교기의 입력을 조금씩 변화시키면서 Transient Noise Simulation을 돌립니다. (이때, Spice Model 에 Noise Model 이 구현되어 있어야 합니다. 공정을 지원하는 팀에게 문의를 하시면 Noise Model을 어떻게 사용하는지 알 수 있습니다.) 이렇게 Transient Noise Simulation을 돌리면서 비교기의 디지탈 출력값들을 저장합니다. 그리고, 그 저장된 디지탈 값들을 통계학적으로 분석해서 정규분포를 구하고 그 정규분포의 표준편차를 구합니다. 그리고 이렇게 구해진 표준편차의 3~4 배 값이 Dynamic Latch 의 Input Referred Noise 가 됩니다.. 이 과정에서 MatLab 혹은 Excel 같은 통계분석 프로그램이 필요할 수도 있습니다.

아마도 이게 무슨 말인지 쉽게 이해가 되지 않을 겁니다. 개념적인 이해를 돕는 좋은 참고문헌을 아래에 하나 알려 드리겠습니다. 이 글을 꼭 정독하면서 Strong ARM Latch 가 어떻게 동작을 하는지, 설계 Issue 들이 무엇이 있는지, 그리고 Input Referred Noise를 어떻게 구할 수 있는지 이해하시기 바랍니다.

The Strong ARM Latch

UCLA Behzad Razavi  교수가 2015년도  IEEE Solid- State Circuit Magazine  쓴 글인데, 원래 IEEE Membership 이 없으면 볼 수 없는 것을 자신의 대학원 웹사이트에 올려 놓았더라구요. 저자가 공개한 거니까 부담없이 다운로드 받아서 보세요.  Strong ARM 의 기본동작을 아주 잘 설명을 했구요. 뒷 부분에 Noise 에 대한 정성적, 정량적 분석도 잘 해 놨습니다. 그리고 Input Referred Noise를 통계학적으로 구해야 하는 것도 설명을 했습니다. 꼭 읽어보시기 바랍니다. Strong ARM Latch는 트랜지스터가 몇 개 되지 않는 간단히 형태이지만 그 동작을 완벽하게 이해하는게 쉽지 않습니다. 또한 다양한  설계 Issue 들이 복잡하게 얽혀 있어서 설계할 때 대단히 까다롭습니다.

Dynamic Latch의 Input Referred Noise 를 시뮬레이션에서 구하는 방법은 다음에 기회가 될 때 설명을 하겠습니다. Test Bench를 만들고 Transient Noise Simulation 돌리는 것, 그리고 통계적으로 분석하는 방법 등등을 설명해야 할 것 같습니다. 이번 글에서는 개념적인 이해를 먼저하시기 바랍니다.

Dynamic Latch 비교기의 Input Referred Noise는 보통 수 mVrms 가 됩니다. 다른 Noise 와 비교했을 때 상대적으로 큰 값이기 때문에 SAR-ADC Noise 들 중에 가장 큰 부분을 차지 하는 녀석이죠. 따라서, 비교기의 Noise 를 최적화 하는 것이 SAR-ADC 설계의 핵심 이슈 중 하나 입니다. 비교기의 Input Referred Noise를 줄이는 방법은 비교기의 입력 MOS 크기를 크게 하거나, 비교기 입력 Differential Pair 가 NMOS 인 경우, Input Common Mode 를 낮게 하는 것입니다. 그 이유는 위에서 알려드린 Razavi 교수의 Article 의 식 (13), (14), (15) 를 이해하시면 됩니다. 하지만, 이렇게 하면 비교기의 내부의 Parasitic 성분이 증가하고 입력 Pair 의 Over-Drive (Vgs-Vth) 가 낮아져서 속도가 느려지고 전력을 많이 소비하게 됩니다. 결국 Noise와 속도 그리고 전력소비 사이에 Trade-Off 가 발생합니다. 따라서, Design 사양에 맞게 잘 최적화시켜야 합니다.

이번글에서는 SAR ADC 의 Noise Budget 에 큰 부분을 차지하는 비교기, 특히 Dynamic Latch 기반의 비교기의 Input Referred Noise 에 대하여 살펴보았습니다. 다음 글에서는 비교기의 Input Referred Offset 에 대하여 살펴보도록 하겠습니다.